- 【CAPRICE】FIDELIX・フィデリックス20【CERENATE】
491 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 08:11:19.80 ID:jWwTPTA+ - 無接点ボリュームとかいいながら
CDSとかR成分だけか？
無視できないL,C成分でひずんでたりして
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- AIT Labo 2台目
840 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 08:19:54.03 ID:jWwTPTA+ - ここのオプションで
http://aitlabo.net/hanbai.pdf
追加基板で実現される機能はどれ？
どいってもあとはI2S/DSDぐらいしかないけど。
これもファームだけの対応？
基板側は全部、これ用の端子用意してると思うけど、
I2S/DSD対応ファームと非対応ファームを別途用意してるわけ？
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- AIT Labo 2台目
841 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 08:29:25.43 ID:jWwTPTA+ - >>836
>クロック変更＆直接供給も２万円
そんなオプションないけど特注ってこと？
クロック変更て、どこのクロック？
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- AIT Labo 2台目
843 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 09:50:19.76 ID:jWwTPTA+ - 外部クロック入力できるDAC持ってないのでわかってないんもんで、
ES9018のMCLKのこと？
FPGAのブロックダイアグラムだと、
自前PLLで22.5792/24.576をリシェイプしてES9018用に出力されてると思うんだけど
45MHzを1/2分周してるのかな？
このクロックのリシェイプこそがAITのウリだと思うんだけど外部クロックを受けるようにするわけ？？
それで効果が大きいとなると、ウリの自前PLLの意味が・・・
外部クロック入れた場合にVCXOの制御はdisableにするのかな？
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- AIT Labo 2台目
844 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 09:54:56.81 ID:jWwTPTA+ - 常時、自前PLL動作させると
外部45MHz→1/2分周→自前PLL→
となって、結局自前VCXO依存って話になるよね
こんな大事なオプションがなんでサイトに記載されてないのかな？
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- AIT Labo 2台目
845 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 09:57:11.20 ID:jWwTPTA+ - >>842
>ユーザーの感想を読むとこの効果は大きいようだから必須じゃね
そのサイト教えてくだしあ。
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493 ：名無しさん＠お腹いっぱい。[sage]：2013/09/12(木) 12:02:15.66 ID:jWwTPTA+ - 素子のリニアリティは一因でしかない
群遅延が一定でなければ歪むし
RC=LGの関係が維持されてなければ歪む
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