- AMDの次世代APU/CPUについて語ろう第119世代
85 ：Socket774[sage]：2011/11/08(火) 01:51:31.87 ID:JWtVALlg - そこでワットチェッカーですよ！
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88 ：Socket774[sage]：2011/11/08(火) 02:01:29.70 ID:JWtVALlg - Trinityはむしろ出さない方が生き延びられるような
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102 ：Socket774[sage]：2011/11/08(火) 05:46:57.80 ID:JWtVALlg - >>94
これ面白い。
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- CPUアーキテクチャについて語れ 20
181 ：Socket774[sage]：2011/11/08(火) 06:26:18.59 ID:JWtVALlg - SPARC64はハイエンド側に追いやられてどんづまりだと思っていたが、
まさかHPCで生きのこるとは。
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106 ：Socket774[sage]：2011/11/08(火) 06:58:16.46 ID:JWtVALlg - >>36
2MB・16-wayなので、1-wayに収まる128KBまでは最速でアクセスできるが、
それを超えると複数wayに跨って格納されることになり、
way予測に失敗して一段階遅くなるんじゃないかな。
あと、mallocしてtestしてfreeする関数に*_malloc()って名前を付けるのは
対応する*_free()があるの!? ってびっくりするのでやめてほしい。
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183 ：Socket774[sage]：2011/11/08(火) 07:14:54.67 ID:JWtVALlg - メインストリームから外れた以上、ニッチに特化するのは必要条件、
って当たり前すぎて面白くないけど。
全ては(チップアーキテクチャの優劣とは無関係に)強力なユーザーを捕まえられるかどうか、
そのユーザーが生き残れるかどうか、にかかっていると思う。AlphaはDECとともに倒れた。
RISCのもう一つの雄、ハイエンドには行けなかったMIPSはどうなるかな。
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108 ：Socket774[sage]：2011/11/08(火) 07:20:05.88 ID:JWtVALlg - ああ、L2をway予測ヒット時とミスヒット時の二階層に分けて、
16KB-128KB-1920MB-2MB(exclusive) という実質4階層だと考えると
バランスいいのかもしれない。
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114 ：Socket774[sage]：2011/11/08(火) 07:45:15.37 ID:JWtVALlg - >>112
L2がL1の128倍というのは明らかに過大なので、
実質4階層の設計思想だと言われたほうがしっくりくるけどね。
もともと高クロック動作を前提にレイテンシてんこもり、
トランジスタに自信があるわけでもなく、
しかも高速キャッシュ設計に製造の足を引っ張られたトラウマがあって
大きなマージンをとらざるを得なかったんじゃない?
http://ascii.jp/elem/000/000/644/644157/index-4.html
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115 ：Socket774[sage]：2011/11/08(火) 07:56:41.42 ID:JWtVALlg - L3も、自コア側の2MBとクロスバの向こう側にある6MBとで速度違うかも。
そういう意味では5階層。
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185 ：Socket774[sage]：2011/11/08(火) 10:13:35.78 ID:JWtVALlg - 豆腐もつけないと……
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130 ：Socket774[sage]：2011/11/08(火) 10:33:00.57 ID:JWtVALlg - AMDのサイトで全く検索にひっかからないが、最適化ガイドってどれのことだろう?
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134 ：Socket774[sage]：2011/11/08(火) 10:55:57.20 ID:JWtVALlg - >>131
それだとNehalem/SandyBridge-EXやPOWER7に比べてマルチコアのスケールで不利じゃない?
せっかく配置的にはモジュールにローカルっぽいのに。
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135 ：Socket774[sage]：2011/11/08(火) 11:00:17.76 ID:JWtVALlg - >>132
グッジョブ。貴方にサンダースおじさんの加護がありますように。
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