トップページ > 自作PC > 2011年10月14日 > +hBpbyGu

書き込み順位&時間帯一覧

27 位/2722 ID中時間01234567891011121314151617181920212223Total
書き込み数00000000000000000023501314



使用した名前一覧書き込んだスレッド一覧
Socket774
AMDの次世代APU/CPUについて語ろう第112世代

書き込みレス一覧

AMDの次世代APU/CPUについて語ろう第112世代
717 :Socket774[sage]:2011/10/14(金) 18:55:46.82 ID:+hBpbyGu
>>714
それだとモジュール内の演算機が片方余っちゃうじゃん?
それの方が良いってどういうこと?
AMDの次世代APU/CPUについて語ろう第112世代
718 :Socket774[sage]:2011/10/14(金) 18:57:46.64 ID:+hBpbyGu
>>712
店の看板しょってバカツイートしてりゃ世話ないわな
あほじゃねーの
AMDの次世代APU/CPUについて語ろう第112世代
720 :Socket774[sage]:2011/10/14(金) 19:00:55.71 ID:+hBpbyGu
PCパーツ屋なんて企業の税制対策の為に立ち上げてるとこがほとんどだからな
要は、つかえない奴が流されて行き着く先な訳で
AMDの次世代APU/CPUについて語ろう第112世代
731 :Socket774[sage]:2011/10/14(金) 19:26:05.15 ID:+hBpbyGu
>>725
整数部分は整数コア分の実スレッドを有してるのに対して
FPU部分がSMTで共有だからHTと変わらないと

なので、FPUも占有でつかえる様にした方がシングルスレッドが伸びると
そういうこと?
AMDの次世代APU/CPUについて語ろう第112世代
743 :Socket774[sage]:2011/10/14(金) 19:48:07.16 ID:+hBpbyGu
>>735
SMTでサイクル単位で2つのスレッドをスイッチしてるけど
ALUに2 x86命令(4命令)/スレッド/クロックを供給できてる訳で
フロントエンドのボトルネックは無いような気がするが・・・
AMDの次世代APU/CPUについて語ろう第112世代
757 :Socket774[sage]:2011/10/14(金) 20:01:04.49 ID:+hBpbyGu
>>747
http://pc.watch.impress.co.jp/img/pcw/docs/430/801/6.jpg

この部分をシングルスレッド占有にしても、現状ALU側のパイプラインが埋まってるから
性能の上げようが無い様な気がするが
AMDの次世代APU/CPUについて語ろう第112世代
762 :Socket774[sage]:2011/10/14(金) 20:04:33.02 ID:+hBpbyGu
>>756
http://pc.watch.impress.co.jp/img/pcw/docs/430/801/6.jpg
この図自体、まちがってるって事?
AMDの次世代APU/CPUについて語ろう第112世代
768 :Socket774[sage]:2011/10/14(金) 20:15:53.63 ID:+hBpbyGu
>>764
2スレッド合計ってデコーダは2スレッド同時に発行できるの?
スレッド毎に切り替えて発行してる訳でしょ?
2スレッド合計で4uOps/clkってのはどういう事?

http://pc.watch.impress.co.jp/img/pcw/docs/430/801/6.jpg
だからこの図でもサイクル段階での発行図になってるんじゃないの?
AMDの次世代APU/CPUについて語ろう第112世代
784 :Socket774[sage]:2011/10/14(金) 20:34:22.57 ID:+hBpbyGu
>>778
デコーダは4MacroOPを発行でき、平均1スレッド2MacroOP
スケジューラでMacroOPがuOPに分解される=2MacroOP=4uOPになると思うんだけど
AMDの次世代APU/CPUについて語ろう第112世代
795 :Socket774[sage]:2011/10/14(金) 20:45:10.15 ID:+hBpbyGu
>>788
>フロントエンドの帯域は2スレッド合計で4uOps/clk
それではそもそもこの書き方自体がおかしいよね?
デコードユニットはスケジューラに命令を1サイクルに4MacroOPディスパッチできる
かつ、デコーダはサイクル毎にスレッドを切り替えて発行する
なので、これはFusionできない場合もあるので2スレッド合計で平均4uOps/clkに落ち着くという事?

>スレッドごとに切り替えて発行すれば実効帯域は半分になるでしょ
デコードユニットはスケジューラに命令を1サイクルに4MacroOPディスパッチできるので
半分にならないでしょ
AMDの次世代APU/CPUについて語ろう第112世代
836 :Socket774[sage]:2011/10/14(金) 22:41:20.82 ID:+hBpbyGu
>>835
最大4MacroOPを発行できるんだから8uOPで充填率は十分じゃないのか?
AMDの次世代APU/CPUについて語ろう第112世代
843 :Socket774[sage]:2011/10/14(金) 23:10:20.80 ID:+hBpbyGu
>>840
整数クラスタは4uop毎でしか処理できないから十分じゃない?
AMDの次世代APU/CPUについて語ろう第112世代
858 :Socket774[sage]:2011/10/14(金) 23:39:20.90 ID:+hBpbyGu
>>846
4 macro ops/clk発行すればいい
2スレッド実行だろ常に2 macro ops/clkという考えが違う
AMDの次世代APU/CPUについて語ろう第112世代
870 :Socket774[sage]:2011/10/14(金) 23:45:23.18 ID:+hBpbyGu
>>863
出来なくは無いでしょ
デコードユニットはスケジューラに命令を1サイクルに4MacroOPディスパッチできるのだから
サイクル毎に発行するのだから


※このページは、『2ちゃんねる』の書き込みを基に自動生成したものです。オリジナルはリンク先の2ちゃんねるの書き込みです。
※このサイトでオリジナルの書き込みについては対応できません。
※何か問題のある場合はメールをしてください。対応します。