- AMDの次世代CPUについて語ろう 第70世代
502 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 00:14:59.30 ID:RjtHLGKI - >>488
L2はむちゃくちゃ速くなってるとかどこ情報よ？
というよりアービタ経由でアクセスするからレイテンシは今までより増えるし
2つのL1Dの容量が少ない分スループットには余裕が必要
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509 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 01:56:19.25 ID:RjtHLGKI - 遅かったら「bully-dozer」でいいんじゃねーの？
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530 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 06:44:20.91 ID:RjtHLGKI - >>513
何を今更。クライアント環境として「Sandy Bridge以上」は最初から期待して無いし。
とりあえず開発用ターゲット機として1台は持っておきたいかな。
無いとコード検証できないじゃん。
メモリ16GBくらい積んで仮想マシン動かすとか、コンパイルファームとして使ったりとか
それなりの活用法はあると思う。
ポジション的には「面白いサブ機」かな。
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546 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 08:44:14.13 ID:RjtHLGKI - >>541
新命令使わないから遅いなんて良い訳してる時点で
AVXを使わずに処理してもNehalem超えてるSandy Bridgeと勝負になってない。
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547 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 08:44:36.36 ID:RjtHLGKI - 言い訳ね
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552 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 09:26:14.19 ID:RjtHLGKI - >>550
FMAを使わないと今までのCPUより遅くなる、みたいなばかげた道はIntelは通らないと思うがｗ
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555 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 09:52:17.08 ID:RjtHLGKI - ID:YkMmdzDzはいつものアスペ障害者
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558 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:21:43.71 ID:RjtHLGKI - 「捏造だ」っていいたいのは
3GHzが4GHzになる程度じゃSandy Bridgeに追いつけないからだろ
ESだからクロックが低いのはいい訳に出来ても実効IPCの低さはいい訳に出来ないからな
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559 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:22:35.81 ID:RjtHLGKI - >>557
AMDは嘘吐きってことは昨日の段階で結論でてるんだけどな。
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562 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:32:52.51 ID:RjtHLGKI - ESの段階で製品のクロックはわからなくとも実効IPCはわかるもんだけどな
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567 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:45:21.31 ID:RjtHLGKI - 「コア」の考え方が根本から違うのにIntelが8コア〜10コア出すのを期待してもねえ
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571 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:49:06.18 ID:RjtHLGKI - 整数が二又に分かれただけの4コアを勝手に8コアって言ってるだけですよ
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574 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 10:58:48.23 ID:RjtHLGKI - ファンボーイが勝手に作ったグラフをリークって言わないと思う
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576 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:01:03.75 ID:RjtHLGKI - AMDの嘘吐き云々は
AMD自身が出した資料に明らかな矛盾があるからなわけで
リーク云々は関係ないよ
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578 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:04:50.24 ID:RjtHLGKI - >>575
「2スレッドを実行できる1コア」だな。2コアだなんて言って無いだろ。
それをAMDと同じマーケティング用語を適用するならCore i7は8〜12コアってことになる。
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581 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:07:29.50 ID:RjtHLGKI - AMDはポートも独立してる128ビットSIMDユニットが2個あれば256ビットになるセガワールドだからな
1コアを2コアだって言い張るのもお手の物です。
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587 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:22:15.06 ID:RjtHLGKI - BulldozerのフロントエンドもL1Iも1モジュールで1つなんですよ。
> ただし、プロセッサはキャッシュミス、分岐予測の誤り、またはデータ依存のために処理能力が低下する可能性がある。
つまりこれはBulldozerも影響を受ける。
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588 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:22:56.38 ID:RjtHLGKI - >>586
いっぺん死んでみる？
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590 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:27:27.02 ID:RjtHLGKI - 共有してない部分の方が小さいだろ
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593 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:33:31.08 ID:RjtHLGKI - そんなものマーケティング次第だといってるのよ。
「世界で唯一のフレキシブルな256ビットFPU」なんていっちゃうAMDにかかれば2コアなんだろうよ。
NVIDIAに至ってはSIMDユニットの1エレメントが1コアだし
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594 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:34:51.87 ID:RjtHLGKI - >>592
その図だとL1Iもフロントエンド（fetcher, decoder)も書かれてない
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598 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:40:14.10 ID:RjtHLGKI - > データキャッシュを2スレッドで共有するとキャッシュ取り合って性能出ないらしいので、
32KBのキャッシュを負荷に応じて分け合うのと、スレッドごとに16KBだけを固定的に割り当てるのと
どっちが性能的に優位か考えればアプローチミスだな。
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599 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:42:02.76 ID:RjtHLGKI - 2ウェイセットアソシエイティブで2スレッド共有ってとんでもない構成だと思うけどなぁ
（こんな苦しいことやるならL1Iもスレッド毎に分けろよｗｗｗ）
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602 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:45:13.08 ID:RjtHLGKI - L1Iは2ウェイセットアソシエイティブですが？ｗｗｗ
キャッシュスラッシング起こしたら元も子もないよ
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605 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:51:40.79 ID:RjtHLGKI - そして容量の少なさゆえに簡単にキャッシュ溢れてL2にしわ寄せがいく、と。
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606 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:52:49.81 ID:RjtHLGKI - > なんだ1モジュール2スレッドを実行するためにフロントエンドが強化
なんだNehalemがやってることの後追いか
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608 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:54:28.47 ID:RjtHLGKI - あとL1が小さい方がレイテンシ少なくて有利だと思うなら4KBくらいにでもしとけよ
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609 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 11:55:21.03 ID:RjtHLGKI - >>607
連想度の少なさには頭が回らないようだな。
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612 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:00:16.65 ID:RjtHLGKI - BulldozerのL1Iは、2ウェイセットアソシエイティブで2スレッド共有だぞｗｗｗ
下位何ビットかが一致するアドレスを2系統しか保持できないんだよね。
1スレッドならまだよくても2つのスレッドでたまたまアドレスの下位ビットが一致したらどうすんだよ。
スラッシング連発だぜ。
こんな駄目な設計やってるのはAMDくらいしかいない。
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613 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:02:44.40 ID:RjtHLGKI - なんだID:HWQSSVhV はタダの小学生か
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615 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:04:41.63 ID:RjtHLGKI - 渡り合えません。
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619 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:11:28.41 ID:RjtHLGKI - 現実のワークロードではタスクの演算量は均一ではないので
スレッドごとのリソース割り当てをより動的に変えられるSMTは
マルチスレッドでも有利にはたらくっていう論文、
読んだことないのかな。
どのスレッドにも常に均一に負荷がかかるなんて状況はHPCくらいでしか有り得ないからな。
Bulldozerのアプローチはサーバですら成功しないと思う
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621 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:17:02.34 ID:RjtHLGKI - 連休じゃなかったのか失礼
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623 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:22:12.10 ID:RjtHLGKI - POWER7はFMACユニット4つですからｗｗｗ
逆に4スレッドないとスカスカになる。
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626 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:33:45.36 ID:RjtHLGKI - POWER ISAはx86より平均コードサイズが大きいので同じ容量でも格納効率に差は出る
L1はどっちかというと容量より連想度のほうが問題になると思うが。
調べてみた？4wayと8wayだったろ？
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627 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:34:47.76 ID:RjtHLGKI - >>625
AMDのがHyperThreadingのパクリだろ
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630 ：,,・´∀｀・,,）っ-○○○[sage]：2011/05/02(月) 12:39:52.46 ID:RjtHLGKI - 整数パイプラインをスレッド毎に独立にしてみた以外そのまんまHyperThreading
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