- Phenom Spider(`・ω・´)OD体験AMD雑談スレ452番星
194 ：Socket774[sage]：2007/12/06(木) 15:53:50 ID:bZN8kETQ - B3まで待てない人は、普段は修正無効で、万が一でも落ちたら嫌だなって時だけ修正有効に
にするって手もあるけど。
OverDriveでWin上から修正の有効/無効選択できるようだし。
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- 【AMD】 Phenom FX/9xx0/8xx0/Kuma Part11 【K10】
496 ：Socket774[sage]：2007/12/06(木) 18:12:59 ID:bZN8kETQ - L3は動いてるけど、メモリのレイテンシが激増している。
TLBの一部機能を殺しているとかいう話だから、
そうだとすると、仮想アドレスと物理アドレスの変換がCPUのハードで処理できず、OS側で
ページテーブル読んでTLBに入れるってことが多発しているんじゃないかと。
だから、メモリへのアクセスが発生しない場合は性能低下はほとんどないけど、
そうじゃない場合は、メモリレイテンシが増えて性能低下するんじゃないかな？、
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- 【AMD】 Phenom FX/9xx0/8xx0/Kuma Part11 【K10】
506 ：Socket774[sage]：2007/12/06(木) 18:53:59 ID:bZN8kETQ - きっと、イベントで、このエラッタでシステムダウンは滅多にありませんから、修正は無効の
まま使って大丈夫ですよ、気になる人だけ有効にしてください、とか言い出すに違いない。
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520 ：Socket774[sage]：2007/12/06(木) 19:39:32 ID:bZN8kETQ - >>511
L3そのものじゃなくて、TLBのエラッタだから。
TLBについては、
http://journal.mycom.co.jp/column/architecture/011/index.html
TechReportの記事を読んだ限りだと、L2でTLBの変更があったときに、L3のTLBに変更加える前に、
他のキャッシュ操作があると古いTLBの内容がL2の方に書き戻す時間が短時間だけどあるんだとさ。
LinuxがOSのパッチで対応できるらしいが、それはこのときのエラーコードが同じらしいんで、
OS側が正しい処理にする、
と書いてると思う。
なんでTLBの一部機能停止でエラッタ回避しているから、TLBでミスが多発＞メモリレイテンシ増
となってると思われる。
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532 ：Socket774[sage]：2007/12/06(木) 20:03:21 ID:bZN8kETQ - 大量出荷というか、一般の鯖向けには売れないから、このエラッタが問題とならない（修正による
性能低下かもしれないが）用途には売っている。スパコン向けらしいが。
TLBの機能一部殺しなので、予定している仮想化機能強化は、B2まででは、
修正無効じゃないと多分使えないかと。
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551 ：Socket774[sage]：2007/12/06(木) 21:46:01 ID:bZN8kETQ - >>548
何度か読み返してみたら、俺も誤解してた（汗
あるとか他のだとわかりにくいのでコアX、コアYにする。
コアXがL2のTLBのエントリにAorDのビットを立てようとする（まだ立ててない）
パターン1）立てるまでの間に、コアYがなんらかのL3に変更加えるようなキャッシュ操作をすると、
コアXがL2に正しいエントリのコピーを戻せない（L2とL3のTLBに連関があるから、コアXのL2のTLB
のエントリ変更だけはできないっぽい）＝TLBのエントリに不整合。
パターン2)1と違って、AorDビット立てようとしている間に、コアYからプローブが来ると、コアXはビットを立てること
ができなくなって、他の無関係のデータも汚染される（破壊される）。
と書いてると思う。詳しい人の解説が欲しいな〜。
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