- 【AMD】 Phenom FX/X4/X2 Part2 【K10】
899 ：MACオタ＞888 さん[sage]：2007/09/17(月) 00:10:26 ID:tKi/nERn - >>898
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Barcelonaのコアロジック部は1/4程度しかないから
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ダイ面積の大半を占めるキャッシュわ、既に冗長化されていることを思い出すべきかと思うす。
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- 後藤弘茂を応援するスレ Part16
173 ：MACオタ＞171 さん[sage]：2007/09/17(月) 01:20:51 ID:tKi/nERn - >>171
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そもそもMACオタは前から匿名掲示板に肩書きは関係ない
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それわ専門家も知ったか厨房さんも混在している上、自称経歴が一切信用できない『匿名掲示板』
だからす。
我々わ、安藤氏も大原氏も後藤氏もある程度プロフィールを知っているす。仮に見解が異なる
場合、誰を信じるかと言えば。。。
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- 後藤弘茂を応援するスレ Part16
175 ：MACオタ＞172 さん[sage]：2007/09/17(月) 01:30:30 ID:tKi/nERn - >>172
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NehalemのFSB(Front Side Bus)は、シリアルインターコネクトのCSIとなる。CSIはPCI Express
ライクなシリアルインターフェイスで、正式には「Intel QuickPath interconnect」という名前がつけ
られる。従来のパラレル伝送のFSBから、技術は一新される。
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このタイミングでQuickPathをシリアルと言明したすか。。。
既にRealWroldTechのDavid Kanter氏がIntelの特許から分析してQuickPathの正体わ、狭幅パラレルとの
いう話を公開しているすけど、(http://www.realworldtech.com/page.cfm?ArticleID=RWT082807020032)
果たして後藤氏が本当に信頼できるソースを持っているのか、その辺のルーマーサイトを読み漁っている
だけのヒトなのか評価が定まることになりそうす。
実に楽しみな話になってきたすね。
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- 後藤弘茂を応援するスレ Part16
178 ：MACオタ＞u さん[sage]：2007/09/17(月) 02:12:52 ID:tKi/nERn - >>177
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(RWTの記事のどこにもCSIが狭帯域パラレルなんて書いて無いと思うのだが、)
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14ページの大作を、やけに素早く読んだモノすね(笑)
とりあえずTable. 1のPhysical Layerの欄をみただけでも理解できる筈なんすけど。。。
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- 後藤弘茂を応援するスレ Part16
179 ：MACオタ＠補足[sage]：2007/09/17(月) 02:17:48 ID:tKi/nERn - RealWorldTechのCSI記事を日本語で概要だけ読みたい方わ、安藤氏のサイトをどうぞ。
http://www.geocities.jp/andosprocinfo/wadai07/20070901.htm
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- 後藤弘茂を応援するスレ Part16
181 ：MACオタ＞u さん[sage]：2007/09/17(月) 02:31:46 ID:tKi/nERn - >>180
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さらっとみただけだけど、lane数可変なだけで、
PCI-Expressでもlane数がに応じて振り分けくらいしてるみたいだし、
これをparallelというのは勘違いでしょ。
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理解できないことを知ったかすると恥をかくんじゃないすか？
Figure 1を見れば判るように、転送用のクロックを複数bitで共有する構造になっているす。
1-bitレーンだけでデータが遅れるシリアル転送とわ、全く異なるモノす。
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Initial implementations appear to use clock forwarding, probably with one clock lane per quadrant
to reduce skew and enable certain power saving techniques [16] [19] [27]. While some documents
reference a single clock lane for the entire link, this seems unlikely as it would require much
tighter skew margins between different data lanes. This would result in more restrictive board
design rules and more expensive motherboards.
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- 後藤弘茂を応援するスレ Part16
183 ：MACオタ＠補足[sage]：2007/09/17(月) 02:40:53 ID:tKi/nERn - シリアルとパラレルが何を持って区別されるかという話わ、大原氏のこの記事が良いと思うす。
http://journal.mycom.co.jp/column/sopinion/047/index.html
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パラレルバスと異なり、シリアルバスではクロック信号とデータ信号が一対一であり、またシリアル
である以上、他の信号線との同期を考える必要はない。
[中略]
ところで、「PCI Expressのどこがシリアルバスなんだ?」という疑問をもたれる方は多かろう。x1/x2/
x4/x8/x16/x32の各バス幅が設定されており、これだけ見ていればまるっきりパラレルバスに見え
る。にもかかわらずPCI Expressはシリアルバスとして考えられている。というのは
・Embedded Clockを使うことにより、各々の信号線が独立のクロックソースを使って転送を行う。
・上に関連して、x2以上のバスでは、各々の信号線の間の同期を取っていない。したがって物理
的にはパラレルバスの形状をしていても、電気的にはパラレルバスとして動作しない。
という特徴があるからだ。このあたりを次回、もう少し突っ込んでお話ししたい。
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- 後藤弘茂を応援するスレ Part16
184 ：MACオタ＞u さん[sage]：2007/09/17(月) 02:48:30 ID:tKi/nERn - >>182
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シリアルかパラレルかの違いは伝送のときのバイト→ビットの並びだが。
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仮にその主張で押し通すとして、元記事の何処にbit-laneが独立してバイトデータを送ると書いてあるすか(笑)
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The width of the link determines the physical unit of information transfer, or phit, which can be
5, 10 or 20 bits.
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- AMDの次世代CPUについて語ろう 第14世代
309 ：MACオタ＞308 さん[sage]：2007/09/17(月) 02:52:50 ID:tKi/nERn - >>308
http://pc.watch.impress.co.jp/docs/2003/0325/kaigai01.htm
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IntelがPGAからLGAに変える理由は、パッド数の増大への対応だ。PGAよりもLGAの方がずっと
パッド密度を稠密にできるため、パッド数を増やすことができる。Tejasは775ピンと現在のPentium 4
の478ピンから1.6倍に増えるため、必要だったと見られる。これはバスが拡張されて信号線が増え
るのではなく、高周波数動作を安定させるための電力線などが増えるためだと推測される。
また、LGAではコンタクト長が短くなるため、インダクタンスとキャパシタンスも少なく、電気特性の
面でもいい。熱によるボードとパッケージの間の膨張度の差も吸収しやすい。
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