- Core 2 Duoはやっぱりもっさりだった Part24
844 ：Socket774[sage]：2007/09/10(月) 02:33:47 ID:NMe8ZYX0 - >>842
DDR1とDDE2では1クロックの待ち時間が違うということもわからない人が涌いてる。
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845 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. [sage]：2007/09/10(月) 02:34:29 ID:NMe8ZYX0 - >>842
だから貴方はアホですか？
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847 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. [sage]：2007/09/10(月) 02:38:09 ID:NMe8ZYX0 - さっぱりだな。
まあ録音は論破は不可能だからこれ以上の議論は無駄。
とりあえず録音以外は理解できたと思うから寝る。
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849 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. [sage]：2007/09/10(月) 02:41:19 ID:NMe8ZYX0 - >>848
悪いが別人
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850 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. [sage]：2007/09/10(月) 02:42:12 ID:NMe8ZYX0 - 繋ぎなおしたのはバイバイさるさんが出たから。
まあ匿名だから同一と思われてもいいけど。
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855 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. [sage]：2007/09/10(月) 02:50:48 ID:NMe8ZYX0 - 886 ：Socket774：2007/09/10(月) 02:18:27 ID:0G2voavE
団子ふるぼっこされとるなｗ
840 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. ：2007/09/10(月) 02:23:03 ID:KTTMsCuR
844 ：Socket774：2007/09/10(月) 02:33:47 ID:NMe8ZYX0
お前の脳がおかしいだけ。
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857 ：Socket774[sage]：2007/09/10(月) 02:52:29 ID:NMe8ZYX0 - 886 ：Socket774：2007/09/10(月) 02:18:27 ID:0G2voavE
団子ふるぼっこされとるなｗ
840 ：ヽ｀∀´>っ-{}@{}@{}@ ◆7idzB6JMx. ：2007/09/10(月) 02:23:03 ID:KTTMsCuR
844 ：Socket774：2007/09/10(月) 02:33:47 ID:NMe8ZYX0
お前の脳がおかしいだけ
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858 ：Socket774[sage]：2007/09/10(月) 02:53:13 ID:NMe8ZYX0 - >>853
だからなんでオーバークロック品を出すわけ？
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860 ：Socket774[sage]：2007/09/10(月) 02:57:05 ID:NMe8ZYX0 - >>856
4bitプリフェッチだから。
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861 ：Socket774[sage]：2007/09/10(月) 02:58:49 ID:NMe8ZYX0 - >>859
論点ずれてるだろ？
DDR1よりDDR2が待ち時間が多いこれはOC時のことなんて言ってないだろ。
OC言い出したらDDR2もOC品だして特殊例としてのOC対決になる。
今は一般的な話。
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- AMDの次世代CPUについて語ろう 第13世代
889 ：Socket774[sage]：2007/09/10(月) 03:00:43 ID:NMe8ZYX0 - >>888
4ビットプリフェッチ
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864 ：Socket774[sage]：2007/09/10(月) 03:02:24 ID:NMe8ZYX0 - >>862
妄想乙
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867 ：Socket774[sage]：2007/09/10(月) 03:05:39 ID:NMe8ZYX0 - >>865
じゃあちょいとググルから待ってくれ。
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869 ：Socket774[sage]：2007/09/10(月) 03:14:46 ID:NMe8ZYX0 - プリフェッチということは事前に必要とされるデータを先取りしてること
http://ja.wikipedia.org/wiki/%E3%83%97%E3%83%AA%E3%83%95%E3%82%A7%E3%83%83%E3%83%81
2倍あることで、アクセスタイムが平均すれば0.5倍になるんだろ。
確かにコアからデータを出す速度は上がらんが、同時読み出しすることにより
cpu側からみれば待ち時間は少なくなる。
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872 ：Socket774[sage]：2007/09/10(月) 03:19:51 ID:NMe8ZYX0 - たとえばお前さんが仕事の指令をどんどんだしたとする。
A君とB君がいて性能は一緒。
場合1 A君一人の場合
Aくんが終わるまで指令だしない
場合2 A君とB君がいる場合
A君が終わる前にB君に指令が出せる。
使用者(cpu側)からみれば2人のほうがレスポンスがいい。
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885 ：Socket774[sage]：2007/09/10(月) 03:42:12 ID:NMe8ZYX0 - >>880
http://ja.wikipedia.org/wiki/DDR2_SDRAM
＞CPUがデータを必要とする前にメモリから先読みして取り出す機能
プリフェッチでなければそうだけど、CPUが必要とするころにはプリフェッチ
でデータが外部バスの入り口にきてるわけ。
だからcpuからしたら待ち時間が少なくなる。
要は呼び出しの待ち時間が0.5倍になるということ。
呼び出し速度を決めるのはコアクロックだけでなくフリフェッチ容量
もそのひとつ。
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892 ：Socket774[sage]：2007/09/10(月) 03:53:00 ID:NMe8ZYX0 - ＞大型バスだと乗り降りする時間が掛るからなぁ
ああだからそんなこと言ってたのかｗ
プリフェッチということはあらかじめ人がバスに乗って待機してるわけ。
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898 ：Socket774[sage]：2007/09/10(月) 04:08:54 ID:NMe8ZYX0 - >DDR2のプリフェッチってシーケンシャルアクセスにしか利かないから
>>891
ソースは？
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904 ：Socket774[sage]：2007/09/10(月) 04:19:29 ID:NMe8ZYX0 - つうかDDR2のCL3とかが何を基準にしてるか調べてみるわ。
内部クロックをベースにしてるなら俺の間違い。
外部クロックを基準にしてるならお前らの間違いだな。
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907 ：Socket774[sage]：2007/09/10(月) 04:29:20 ID:NMe8ZYX0 - http://www.macmem.com/ddr2_report/
ここ見る限りやっぱ俺の言ってることが正しいだろ。
これわかりやすいわ。
正に俺の言ってたことと一緒
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908 ：Socket774[sage]：2007/09/10(月) 04:31:05 ID:NMe8ZYX0 - 玉が入出力回路から出て行くタイミングみてみ？
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910 ：Socket774[sage]：2007/09/10(月) 04:33:57 ID:NMe8ZYX0 - DDR2は入出力回路が4つDDR1は入出力回路が2つってことか。
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912 ：Socket774[sage]：2007/09/10(月) 04:34:50 ID:NMe8ZYX0 - 入出力回路は、Main Clockと同じ周波数で動作します。Main Clockの１倍のデータ転送速度となります。
DDR SDRAMでは、Main Clockの2倍で入出力回路が動作します。Main Clockの２倍のデータ転送速度となります。
DDR2 SDRAMでは、入出力回路の動作がMain Clockの４倍になります。Main Clockの４倍のデータ転送速度となります
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913 ：Socket774[sage]：2007/09/10(月) 04:37:04 ID:NMe8ZYX0 - >>911
＞4bit揃ってからっすよね?
＞だから設定値が小さく出来ないっすよ、分ってますか?
そろう時間は一緒。
入出力回路から玉が出て行くタイミングが実効待ち時間
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915 ：Socket774[sage]：2007/09/10(月) 04:41:18 ID:NMe8ZYX0 - まとめると
DDR1 400 DDR2 800で考える
コアから入出力回路に行く待ち時間は両者同じ
ただ入出力回路からCPUにいくタイミングはDDR2が半分
結果としてCPUからみれば待ち時間が半分ということになる。
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917 ：Socket774[sage]：2007/09/10(月) 04:45:34 ID:NMe8ZYX0 - ＞DDR2でCL1.5とかの石あるっすか?
CLの基準が何を指してるか（外部、内部）をじゃあハッキリさせるわ。
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919 ：Socket774[sage]：2007/09/10(月) 04:50:40 ID:NMe8ZYX0 - やっとこさ理解できた。
CL 2のDDR1
CL 4のDDR2
があったと仮定する。
コアから入出力回路に行く時間はDDR1がDDR2の半分
しかし入出力回路からCPUに行くのはDDR2がDDR1の半分
結果DDR1 CL2とDDR2 CL4は同じ待ち時間となる。
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