- CPUアーキテクチャについて語れ 7
237 ：分託君[sage]：2007/03/19(月) 00:00:52 ID:S1Hq1JIe - >>235
それは、stride accessやlist経由のrandam access時の
cache hitが見込めない上、
line転送なんてバンドの無駄だから要らない
ってところが目的の命令ではないかな？
SIMDでの大量データ処理と結びつけられる？
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238 ：分託君[sage]：2007/03/19(月) 00:04:32 ID:S1Hq1JIe - 邪推だけど「ベクトルloadッぽい命令も追加しておけば
なんかの役に立つかもね」くらいのノリじゃないかと思うんだ。
cache archでは。
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240 ：分託君[sage]：2007/03/19(月) 00:11:05 ID:S1Hq1JIe - >>239
んなことないよ、cache archで性能出すなら
とことん連続にデータ並べてline転送早めに発行して
in cache でブチ回して実効性能をピークに近づける。
stride/listは極力排除、除去できなければ性能は地を這うから
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242 ：分託君[sage]：2007/03/19(月) 00:22:38 ID:S1Hq1JIe - そう。
得に最終計算結果のstoreでは皮肉にもキャッシュ汚染回避が主目的に使われる。
cache archでは、memory直接見に行ったら、
ﾊｲそこまーでよ、だから。
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243 ：分託君[sage]：2007/03/19(月) 00:23:57 ID:S1Hq1JIe - ということを考えて最初の疑問を書いただけ。
おやすみﾉｼ
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244 ：分託君[sage]：2007/03/19(月) 00:26:33 ID:S1Hq1JIe - あ、あとSMPでのmemory同期のからみもあって
cacheにのこさないstoreを使うこともある。
でもこれは出だしのSIMDとは全然別の話し。寝る
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246 ：分託君[sage]：2007/03/19(月) 00:37:56 ID:S1Hq1JIe - 並べさえすればhard prefetchちょっとは効くしね
streamが少なければ…
ーみつをー
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248 ：分託君[sage]：2007/03/19(月) 00:43:05 ID:S1Hq1JIe - 連続ならline alignはそれほど影響ないと思うんだけど…
どのみちline転送がバンド一杯ひたすら繰り返されるわけだし。
いけね寝なきゃ…
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249 ：分託君[sage]：2007/03/19(月) 00:50:59 ID:S1Hq1JIe - ただし、softパイプがtiming合っていれば
ーみつをー
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