- Intelの次世代CPUについて語ろう 27
475 :Socket774[sage]:2007/02/14(水) 00:23:04 ID:VQ+og93v - >>451
>Celeronでは、L2キャッシュ容量を減らすなどPentiumやCoreの機能を一部無効にしたものが >用いられることが多いが、これができる要因の1つが、製品コストに占める製造コストを >抑えているからだろう。 単にマーケティングの事情だろ 同じダイで、キャッシュ容量違いのプロセッサを作るのは AMDもやってる 個人的には後藤のほうがいい文章を書くと思うが
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480 :Socket774[sage]:2007/02/14(水) 00:32:29 ID:VQ+og93v - >>461-462
>>The processing engine is composed of a 3KB single-cycle instruction memory の通りなのか、キャッシュなのか知らんが、 80コアってのを考えると、キャッシュじゃなくてローカルストアだろ 2Dトーラス、80コアでキャッシュの同期取るなんて無理だ
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484 :Socket774[sage]:2007/02/14(水) 00:39:28 ID:VQ+og93v - ルータも含めて、1コア120万トランジスタっていう
ミニマムなので来るとは思わなかったんだろう ローカルメモリが5KBだから25万トランジスタ、 ここからルータをひいたトランジスタで、 積和算を1クロック2回ってのが、intelマジックだ 100万トランジスタクラスだと、積和算1クロックに一回が 限界気がするのだけど ネットワークが2Dトーラスだから、性能だすのは難しそう
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- Intelの次世代CPUについて語ろう 27
490 :484 [sage]:2007/02/14(水) 00:46:41 ID:VQ+og93v - FPUは倍精度じゃなくて、単精度なのね
>>483 GPUだと、理論ピーク性能が一桁下 あとパイプ間でデータを共有する仕組みが無い 外付けのGDDRで、メモリ共有なんてのは論外だし
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- CPUアーキテクチャについて語れ 6
281 :Socket774[sage]:2007/02/14(水) 00:52:52 ID:VQ+og93v - L2キャッシュが共有じゃなくて、コア毎ってのは
前から出てた >>279 AMDがクアッドコア「Barcelona」の詳細を明らかに http://pc.watch.impress.co.jp/docs/2007/0214/kaigai336.htm 電源とかクロック分配とかに凝るのが最近のトレンドだよな コア毎にクロック可変にしようとすると、凝らざるをえないんだけど
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- Intelの次世代CPUについて語ろう 27
495 :Socket774[sage]:2007/02/14(水) 00:59:24 ID:VQ+og93v - たしかに早くて32nmだろうね
メモリの接続とか各コアへのタスクの割り当てとか 問題山積みだし 宣伝&検証用だし
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- Intelの次世代CPUについて語ろう 27
498 :Socket774[sage]:2007/02/14(水) 01:01:34 ID:VQ+og93v - 32nmで、MCMはないだろ
その頃には、今までのFSBやめてCSIに移行してるはず HTも実際どうなるかわかんないし
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- Intelの次世代CPUについて語ろう 27
507 :Socket774[sage]:2007/02/14(水) 01:11:37 ID:VQ+og93v - >>503は
>>「製造には65nmのCMOSプロセスを採用した。配線層は1層多結晶シリコン」 この誤訳で何をいいたいのかと >>502 intelの80コアのやつは、古典的なメモリ非共有の並列計算機を 1チップ化したやつだろ 5KBしかないメモリで何ができるのか不明だけど
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510 :Socket774[sage]:2007/02/14(水) 01:14:46 ID:VQ+og93v - >>504
CSIでMCMやっても構わないよな、確かに
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512 :Socket774[sage]:2007/02/14(水) 01:20:02 ID:VQ+og93v - >>511
あぁ、なるほど まぁ貫通電極自体、まだ先の話だろ
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- CPUアーキテクチャについて語れ 6
284 :Socket774[sage]:2007/02/14(水) 01:28:57 ID:VQ+og93v - >>283
すまぬ Power5(Power4+)、montecitoくらいを含めて 最近のトレンドと書いた
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