- 【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #28
187 ：774ワット発電中さん[sage]：2020/05/23(土) 03:45:06.93 ID:TTbjeOK1 - >>186
それだってモノとしては本来ASICにしたいけと
時間と開発コスト考えたら割に合わないんでFPGA選択ってことだろ
>>185
そんな分野が日本でまだ残ってんのか？
5G基地局か？華為から調達できなくなって目論み変わって、国内メーカの尻たたき出した？
エリクソンあたりはいいけどサムチョンとかから調達すんのやめてよね >>携帯電話会社
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- 【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #28
188 ：774ワット発電中さん[sage]：2020/05/23(土) 03:57:42.59 ID:TTbjeOK1 - >>165
大体CPU+GPUでかたづくよね
FPGAっていうかHWで動作しなきゃならない部分ってのは
モデム関係の正確なクロックに同期して動作する必要がある箇所限定じゃねーの
コレだって大抵FIFOでかたづくし、FPGAだってとろいクロックでしか動かないわけで、CPUと同じような構成になるのでは？
Intelが注力してる金融取引にFPGA使うとかはよくしらねーけど
一体年々増えてるFPGA開発ってどの分野か教えてよ
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- 【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #28
189 ：774ワット発電中さん[sage]：2020/05/23(土) 04:10:39.13 ID:TTbjeOK1 - アンカー間違い
>>165じゃなく>>185
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- 【Renesas】ルネサス総合 part12
631 ：774ワット発電中さん[sage]：2020/05/23(土) 19:05:31.08 ID:TTbjeOK1 - >>629
>アドレスもデータも普通は間違って接続してはいけないものだが。
>アドレスの場合A0,A1など下位バイト間違えたらエンディアン設定するとかソフト側で
>アドレス補正かければ何とかなるかもしれない、という程度の話だろう。
>アドレスデコーダ間違えたら、メモリ区画がズレて見えるだけだが。
>基本は適当なバス結線で良いわけないので正しく結線する必要がある。
お前はなーんもわかってないww
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