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310 ：774ワット発電中さん[]：2017/03/13(月) 07:36:28.68 ID:TcShF5sa - ＞50ページ以上にする人、よくチェック出来るなと思うし、あれはある種の才能ではないかと思う。
全く逆。規模が大きくなると機能単位にしないと駄目だとおもう。チェックはまた別で、チェック
しやすいようにできる。例えばTOPの2，3枚に入出力コネクタと関連テストピンをまとめる。それ以外
って調整では殆ど見ないから何十枚になっても関係ない。
以前設計した20枚くらいの回路を「解りにくいから1枚にまとめました」って言われて、それの
改造依頼が来た。ぐちゃぐちゃに見えて全然わからん。ｗ
自分の場合回路図50枚~100枚って普通。枚数が増えるのは機能単位で書くからで、例えば
rs232c出力部とかはドカーンと1枚だったりする。
スカスカなのでうまく配置しないと不細工だけど、そこは工夫（デバイス仕様の貼り付けとか、、、）
をして図面の見た目のバランスはとる。
機能単位で回路を作成しておくとコピーだけで流用できるから楽。うっかりの配線間違いもない。
それに１００％動くような回路はみないので邪魔だから、そもそも回路図をまとめる時は別にまとめる。
あとは意識してるのは、TOPだね。回路TOPは全体が楽に見渡せるように配置する。つまり入出力
コネクタを調整を意識した配置にする。（実態に近い配置で書く）
この部分は少し密になっても全体が見渡せるように書く。
機能単位で書く人でも、関連するコネクタをその図面に配置する人がいるが、これは後で調整する
時に非常に見づらい。
CPUやFPGAを一枚に書いてしまう人がいるけど、機能単位で書く。
デバイスのピン配置よりも機能単位を優先する。 だからFPGAの電源は必ず別回路図にする。
調整するときにはそんなとこ殆ど見ることないからね。
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666 ：774ワット発電中さん[]：2017/03/13(月) 09:50:35.51 ID:TcShF5sa - コード比較
-----verilog-----
module mod_a (
input clk,
input rst_x,
input [7:0] i_in,
output reg [7:0] o_out
);
always @(posedge clk or negedge rst_x) begin
if (~rst_x) o_out <= 8'h0;
else o_out <= i_in;
end
endmodule
----- 糞VHDL -----
library IEEE;
use IEEE.std_logic_1164.all;
entity mod_a is
port (
clk : in std_logic;
rst_x: in std_logic;
i_in : in std_logic_vector(7 downto 0);
o_out : out std_logic_vector(7 downto 0)
);
end mod_a;
architecture rtl of mod_a is
signal r_out : std_logic_vector(7 downto 0);
begin
process (clk, rst_x) begin
if (rst_x = '0') then
r_out <= (others => '0');
elsif (clk'event and clk = '1') then
r_out <= i_in;
end if;
end process;
o_out <= r_out;
end rtl;
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671 ：774ワット発電中さん[]：2017/03/13(月) 10:39:09.41 ID:TcShF5sa - 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。
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672 ：774ワット発電中さん[]：2017/03/13(月) 10:40:34.35 ID:TcShF5sa - >670
具体例をあげてみな
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673 ：774ワット発電中さん[]：2017/03/13(月) 10:42:18.06 ID:TcShF5sa - c[16] = a[8] x b[8];
こんなん？
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674 ：774ワット発電中さん[]：2017/03/13(月) 10:48:16.16 ID:TcShF5sa - 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。
VHDLのライブラリアクセスがどんだけめんどくさー――――いか。殆どゴミコード。
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678 ：774ワット発電中さん[]：2017/03/13(月) 12:11:10.00 ID:TcShF5sa - >675
そうなの？ フロートはレイテンシの調整とかがめんどくさいので使った記憶が
あるが、整数は使った記憶がねえよ。記憶に残らんほど簡単ってことか。
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679 ：774ワット発電中さん[]：2017/03/13(月) 12:12:06.71 ID:TcShF5sa - 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W
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681 ：774ワット発電中さん[]：2017/03/13(月) 12:28:23.20 ID:TcShF5sa - 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ
馬鹿の典型だな、そんなのがひつようなのは０．０００１％もねえよ。
Floatでやっても高速化できるんだから、Floatのほうがいいんだよ。設計変更での
柔軟性が高いしな。
馬鹿がいて固定小数点で作りやがって、一寸変更かけると「できません」っていう。
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315 ：774ワット発電中さん[]：2017/03/13(月) 13:35:09.15 ID:TcShF5sa - ＞ページ間でネット名が被ってたらどうするん？
名称の付け方はセンスだな。機能が違うとネット名称も違う。
だからかぶることはない。
1枚で書く人は名称の付け方においてもセンスのない人がおおい。
＞豪語してるが、ページ数が増えれば間違いも指数関数的に増える。
ページ数が増えることよりも複雑度が増すことの影響の方が遥かに大きい。
機能分割とは単純化のことでもある。
単にページ数を減らすことではなくて、もの事の本質が見えるようになる
と間違いは指数関数的に減る。
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316 ：774ワット発電中さん[]：2017/03/13(月) 13:41:12.09 ID:TcShF5sa - ＞それなら回路設計者がキチンと指定すべきだし、できなきゃ半人前なんだからできるように努力すべきだろ。
＞どうでもいい信号線だからパターン屋に任せようなんて判断したんじゃねーの？
推理は正しく行うようにする。そうすると頭がよくなる。適当な推理をすると
問題点の発見も難しくなるし、回路調整もうまくいかない。それではイライラ
するので精神的にも良くないし、頭もよくならない。
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318 ：774ワット発電中さん[]：2017/03/13(月) 14:48:23.84 ID:TcShF5sa - それよりも印刷順序がそろわない。Mainを１ページに置きたいのに順番が
勝手にソートされる。
ORCADだが、いつも並び替えてる。
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322 ：774ワット発電中さん[]：2017/03/13(月) 17:51:48.33 ID:TcShF5sa - >321
ファイ名順にはソートされないな。 いろいろやってはみたんだが、、、
ページ名ってなに？
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323 ：774ワット発電中さん[]：2017/03/13(月) 18:53:46.83 ID:TcShF5sa - おっ、上手くいった。ページ番号って変更できるとはしらなんだ。
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