- 【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #23 [無断転載禁止]©2ch.net
596 ：774ワット発電中さん[]：2016/09/17(土) 00:42:36.49 ID:5i+V6MPe - >>595
少し規模が大きくなってくると、これができるかできないかが大きな違いになってくる。
ということで、あきらめ切れないのよね。
今考えている方法は
1.タスクはあきらめてモジュールで構造化する
2.SystemVerilogではできるのではないか？
少なくてもSVはモジュールの呼び出しが簡単になってるみたいだ。
ということでSVを調べてるのだが、うまいこと資料が発見できない。しかし調べて
みると機能拡張されてるらしいのはわかるんだが、恐ろしく糞っぽい匂いがしない
でもない。
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597 ：774ワット発電中さん[]：2016/09/17(土) 00:56:33.84 ID:5i+V6MPe - いま最大の問題は
１．modelsimでsvをどうやってコンパイルするのか？
２．Primeではsvのテンプレートはサポートされていないのは分かった。
上位コンパチらしいのでｖのファイルをリネームしてｓｖモジュールを追加して
いけばいいだけか？
SystemVerilogでは次のような機能も追加されました。
・ よりわかりやすい引数(ポート)の宣言
・ begin ... end 無しに複数文を記述できる
・ 引数(ポート)に ref (レファレンス、参照)が使える
・ デフォルト引数が持てる
・ DPI-Cを使って、タスクや関数をインポート(import)/アウトポート(outport)できる。
refできるって書いてある。
むむむ、DPI-Cってなに？
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598 ：774ワット発電中さん[sage]：2016/09/17(土) 10:22:59.12 ID:5i+V6MPe - SystemVerilogはかなり改善されてる。割と思い通りにできるようになった。
もうあきらめようかと思ったがあきらめなくてよかった。W
DPI-Cが気になるが、テストベンチのテストに時間かけすぎて納期がなくなってきた。
そろそろ本体を書き始めよう。
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