トップページ > 電気・電子 > 2014年06月14日 > sItJlkqe

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774ワット発電中さん
【Renesas】ルネサス総合 part8
【Verilog】 記述言語で論理設計Project13 【VHDL】

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【Renesas】ルネサス総合 part8
373 ：774ワット発電中さん[sage]：2014/06/14(土) 06:43:23.67 ID:sItJlkqe
ちょっと規模が大きな組み込みになると255でも足りないと思うんだが
【Verilog】 記述言語で論理設計Project13 【VHDL】
161 ：774ワット発電中さん[sage]：2014/06/14(土) 16:18:03.70 ID:sItJlkqe
>ほんとbeginとendにした奴死んでほしい
これには同意。せっかくC言語風なのになんでここだけPascal風なんだ

>あと[7:0]とかって打ちにくい。これ考えたやつも死んだ方がいい
VHDLの(7 downto 0)よりはマシかと。


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