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2013年01月18日
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nlJL9FDC
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書き込んだスレッド一覧
774ワット発電中さん
【Verilog】 記述言語で論理設計Project12 【VHDL】
ヤフオクの中古測定器３屑目
書き込みレス一覧
【Verilog】 記述言語で論理設計Project12 【VHDL】
119 ：
774ワット発電中さん
[sage]：2013/01/18(金) 09:28:10.39 ID:nlJL9FDC
reg がワイヤーになるのやめてほしい。
別に always のなかに wire 書いたっていいじゃん。
ヤフオクの中古測定器３屑目
634 ：
774ワット発電中さん
[sage]：2013/01/18(金) 11:50:23.83 ID:nlJL9FDC
別に悲しむことないじゃん。nip をボロクソに言われたわけじゃないだろ？
【Verilog】 記述言語で論理設計Project12 【VHDL】
124 ：
774ワット発電中さん
[sage]：2013/01/18(金) 21:17:28.27 ID:nlJL9FDC
>>122
組み合わせ回路を always で書くと reg はワイヤーになる。
逆はない。
※このページは、
『２ちゃんねる』
の書き込みを基に自動生成したものです。オリジナルはリンク先の２ちゃんねるの書き込みです。
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