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774ワット発電中さん
【Verilog】 記述言語で論理設計Project12 【VHDL】

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【Verilog】 記述言語で論理設計Project12 【VHDL】
122 ：774ワット発電中さん[sage]：2013/01/18(金) 20:23:46.10 ID:+H6Nw0nr
reg がワイヤーになるってどんな場合に起るんですか?
逆に ワイヤーがregになることはあるの?
【Verilog】 記述言語で論理設計Project12 【VHDL】
128 ：774ワット発電中さん[sage]：2013/01/18(金) 22:27:23.51 ID:+H6Nw0nr
>>126
元の人>>119はverilogのwireを区別する意味でワイヤーと書いているんですよ
regと宣言した変数がwireとして扱われている。それがワイヤー

で、なんでalways中の変数はregでないといけないの?
>>123の後半となんか関係あるの


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