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2012年09月25日
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V9hg2/JK
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使用した名前一覧
書き込んだスレッド一覧
774ワット発電中さん
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 17
書き込みレス一覧
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 17
511 ：
774ワット発電中さん
[sage]：2012/09/25(火) 19:38:05.53 ID:V9hg2/JK
>>510
PLL無理です。
まずは、SIN ROMテーブルつくって。SINのROMテーブルを１／４にしなさい。
そこまでできたら、DDSになる。
以上。
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 17
512 ：
774ワット発電中さん
[sage]：2012/09/25(火) 19:40:35.56 ID:V9hg2/JK
DDSつくって、月収30万円で、ボーナス2ヶ月2回もらえるFPGAのお仕事はドコーーー
3日でできる。CORDICでリアルタイム生成だと5日ぐらい。
初めてやる人だと、2〜3ヶ月ぐらいかかると思う。
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 17
516 ：
774ワット発電中さん
[sage]：2012/09/25(火) 20:23:02.11 ID:V9hg2/JK
あと、ここ数ヶ月のトランジスタ技術に、ＤＤＳの作り方が乗ってるのでそれが答え。
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